-21 Juillet 2006-

• L’idée précédente n’est pas la meilleure car on ne sait pas d’avance l’amplitude du signal sans le bruit. Il est donc nécessaire de chercher l’auto corrélation du signal afin de pouvoir déterminer ses caractéristiques (amplitude, fréquence et phase) . Ce qui permettra de générer un signal « propre »

-20 Juillet 2006-

• Il n'est pas nécessaire de savoir à quoi correspond le code sur lequel est obtenu en sortie le signal pour déterminer le bruit. Le signal est négatif et chaque échantillon est présenté sur sept chiffres. Pour le traitement, on le multiplie par un –1(pour le rendre positif) et on divise par un nombre de sept chiffres pour l’inclure dans l’intervalle ]0 ;1[. Ce qui nous permettra d’éviter l’utilisation de nombre trop « encombrant » ; par exemple 2559120.Ceci ne modifie pas la qualité du signal d’origine.

L’idée est de générer un signal de même fréquence pour leur différentier afin d’obtenir le bruit.

-26 Juin 2006-

Test:

• Nous avons un problème d'interprétation des résultats obtenus. En fait nous n'avons pas une relation entre le code et la tension en volt obtenus en sortie.

Outre, on constate que avec une sinusoïde à l'entrée,d'offset égal à -2,21 V, le signal à la sortie a un offset de 0 V. On peut dire que le convertisseur apporte un décalage de +2,21 V et qu'il faut le compenser au préalable. En générale tout convertisseur apporte une erreur de décalage(offset error) dont on ne peut pas supprimer.En revanche on peut tenter de la minimiser en augmentant la résolution du convertisseur.Ceci n'est plus faisable car la résolution est déjà fixée. Dans notre cas une erreur de décalage avoisinant les +2,21 V nous semble plus élevée.c'est forcement un offset que rajoute l’ADC à l’erreur de décalage. On constate aussi que plus l'offset à l'entrée augmente plus celui de la sortie diminue.Ce test a été fait avec l’horloge interne de l'ADC.

En utilisant une horloge externe sans aucun signal en entrée, on observe un offset de –3,08V en sortie(Fig_c1_c2.doc ).

Si on met en entrée du convertisseur une sinusoïde de mêmes amplitude et fréquence que celle que génère l’AD9834EB mais d’offset différent(-2,21 V), on observe un signal d’offset nul en sortie(Fig_c1_c2.doc).

Conclusion:

• On ne sait pas encore qui, parmi ces deux valeurs, correspond mieux à la vraie valeur.

-20 Juin 2006-

Problème:

• On s'est rendu compte que la distorsion de l'horloge peut être causée par les cables dont nous nous servons pour l'observer.Avec une horloge de 20Mhz, on a un signal de 314Hz(~20Mhz/64000). En mettant ce dernnier à l'antrée de ADC on le retrouve à la sortie de la carte d'évaluation. Le problème qui se pose est que, depuis, même si on change la fréquence du signal d'entrée, la fréquence à la sortie ne change plus et reste toujours à 314Hz.

Resultats:

• On est arrivé à piloter l'ADC AD7763 à partir d'une clock externe.En dépit des fauses indications de l'interface ( logiciel d'évaluation de l'ADC AD7763), nous nous sommes intéressé aux nombres d'échantillons du signal observé. On a remarqué la relation suivante:

freq echantillonage= nbre d'echantillons pdt une période x freq du signal d'entrée x 64

-13 Juin 2006-

Piloter les deux cartes(AD9834EB et AD 7763) par la même horloge(externe) est une bonne solution, mais à part le problème de distorsion de l'horloge liée à l'augmentation en fréquence un autre problème se pose. le rapport imposé entre cette horloge et le signal généré par AD9834EB, qui est aussi l'entrée de AD 7763, est trop grand(64000).Ainsi, on ne peut pas depasser les 468.75 Hz en sortie car le générateur d'horloge(GBF) delivre au maximum 30MHz.Ceci est un obstacle puisqu'on doit teravailler avec un signal avoisinant le 1kHz.

-12 Juin 2006-

*Le logiciel de l'ADC AD7763 est une interface qui des mesures erronées. Nous avons décidé par la suite d'observer directement la sortie de l'ADC AD7763 sur un oscilloscope disposant d'une entrée numérique de 16 bits.L'ADC AD7763 dispose d'une sortie de 32 bits en série alors que sur l'oscilloscope on doit récuperer 16 bits en paralèlle. Suite à cela , nous ne pouvons pas observer cette sortie sur l'oscilloscope.

-09 Juin 2006-

Problème:

• On constate que plus on augmente la fréquence plus l'horloge se dégrade. A 30Mhz l'horloge a une allure beaucoup plus proche d'une sinusoïde que d'un signal carré. les caractéristiques du signal de sortie de la carte d'evaluation, observé sur le PC, sont diférentes de celles du signal d'entrée.

On se propose de faire une observation du signal numérique à la sortie de la carte d'évaluation sur l'oscilloscope.ce qui nous permettra de savoir si c'est logiciel d'évaluation qui ne fonctionne pas bien.

• Dans le Datasheet, on ne trouve pas la sortie numérique qui nous permettrait de visualiser sur oscilloscope. On fait donc appel au construteur(analogue devices).

-06 Juin 2006-

Résultats:

• On pilote les cartes AD9834 et l'ADC AD7763 avec une même horloge. Le signal généré sur l'AD9834 est mis à l'entrée de l'ADC AD7763.On observe ce signal sur le logiciel de l'ADC AD7763.

-02 Juin 2006-

Résultats:

• Problème de clock externe résolu: On peut piloter la carte AD9834 avec une clock externe. Le rapport entre la fréquence de la clock et la fréquence de sortie( sortie Iout ) est fixée par le logiciel de l'AD9834.En fait, ce rapport est le même que MCLK/Freq0.
• On a rajouté des circuits de découplage des differentes tensions d'alimentation.Ceci pour eviter de rajouter du bruit au système. Lien vers les schémas des circuits de découplage http://www.dreamm.net/pub/ARCHI/JournalDeBordI4/AlimDecou.doc

-01 Juin 2006

Compte rendu des dernières semaines

Résultats:

-On pilote la carte AD9834 avec le logiciel fournit. -On arrive à observer un signal à la sortie de la carte d'evaluation de l'ADC AD7763 qui correspond à un signal en entrée.

Problèmes:

- Cette carte(AD9834)peut être commandée de deux façons:

• 1. soit par le logiciel fourni en entrant la fréquence,
• 2. soit par une horloge externe(CLK1). La première difficulté a été de savoir comment utiliser l'horloge externe.Pour y parvenir, on enlève XTAL(ou U3) afin de désactiver la CLOCK interne de 50MHz. Et on ferme LK3(on met un Jumper) pour relier l'horloge(CLK1) au circuit.Malgré celà on n'arrive toujours pas à piloter la carte AD9834 en utilisant l'horloge externe(CLK1).

-On observe sur le logiciel de l'ADC AD7763, un signal de mêmes amplitude et fréquence que le siganl d'entrée mais décalé dans les valeurs négatives.

15 mai 2006

Résultats:

-Une bonne partie des infos (dont les tensions d'alimentation)de la carte ADCxAD7763 se trouvent sur le rapport complet du projet I4.

-Estimation théorique du bruit de chaque résistance du pont diviseur.

11 mai 2006

Résultats:

- Prise en main du projet,

- Comprehension du fonctionnement des cartes ADCxAD7763 et ADSP- BF537-EZLITE.

Problèmes:

- Nous n'avons pas de docs sur l'alimentation de l' ADCxAD7763.

notes pour la poursuite du projet

Filtrage : Monsieur Poulichet (bureau 6451) a déjà travaillé sur des problèmes similaires et des solutions ont déjà été développées, notament un simple traitement arithmétique (addition, multiplication, convolution,...) du signal permettrait de résoudre ce problème de bande très sélective.

EFFICACITE DES CANs: pour mesuré l'ENOB (efficace number of bit) il faut connaitre plusieurs paramètres ENOB = (SINAD-1.76)/6.02 le nombre de bits efficace est un entier immédiatement inférieur au ENOB calculé. avec : SINAD = 1/(sqrt(THD²+(1/SNR)²)) THD et SNR sont des données constructeurs (cf datasheet) qui dépendent de la qualité du signal d'entrée pour mesurer l'ENOB il faut envoyé un signal sinusoïdal où l'on maitrise le SINAD (THD et SNR peuvent être mesurés avec un analyseur de spectre), utliser un filtre passe bande centré sur la fréquence testé pour améliorer le signal si besoin est.

CODAGE Les données sur les CANs sont soit en binaire soit en complément à deux où "1111....11" représente la tension max pouvant être convertie et "000....000" représente la tension min pouvant êrte convertie.

Biblio : cours de la Majeure AISE module ACIN et plus spécifiquement cours sur les chaînes d'acquisition

Mardi 14 Février

Résultats:

• Teste du microphone FG 3329.
• Nous pouvons utiliser simultanément 3 PC différents pour compenser les problèmes de licenses sous Xilinx

Problèmes:

• Aucune information disponible à propos des haut-parleurs PHF_3851 de chez Knowles.
• Une version complète de Xilinx 8 peut être obtenue gratuitement (valable 60 jours), mais elle est envoyée par courrier, nous ne l'aurons donc probablement pas à temps.

Lundi 13 Février

Résultats:

• Résolution du problème d'adaptation. Le FPGA sort 3,3V d'amplitude. Le CAN convertit la sinusoïde et nous sort un signal binaire sur la broche Data.

Problèmes:

• Il nous reste à décoder le message binaire reçu. Envoie de mail à TI.
• Les filtres de chez Maxim ne seront envoyés qu'à partir du 22 février.
• Malgré les installations successives de nombreuses versions différentes de Xilinx, l'intégration d'IP Cores est très ardue.

Vendredi 3 Février

Résultats:

• Le problème a été identifié pour les horloges du FPGA, il s'agit d'un problème de niveau, la prochaine étape consiste donc à adapter ces niveaux.
• Interface graphique pour le contrôle du XEM3001 terminée.

Jeudi 2 Février 2006

Résultats:

• Réception d'une réponse de la part de ANALOG DEVICE, à propos du DAC AD768.
• Implémentation de l'interface graphique sous Borland C++ Builder pour le contrôle du XEM3001.

Problèmes:

• le code VHDL fournit le chronogramme attendu mais le CAN ne répond pas
• Nous n'avons pas la licence Xilinx dans la salle de projet qui nous permet de gérer le IP core pour la RAM

Mercredi 1er Février 2006

Résultats:

• Optimisation du code VHDL.
• Installation d'une version "modifiée" de Xilinx pour pouvoir utiliser les IP Cores
• Problème du programme XEM3001 utilisant les DLL résolu. Le fichier exécutable fonctionne.
  • Migration sous Borland C++ Builder.

Problèmes :

• La version gratuite de Xilinx ne nous permet pas d'utiliser des blocs RAM dans le FPGA

Mardi 31 Janvier 2006

Résultats:

• Création du programme d'acquisition du XEM3001 avec utilisation des DLL.
• Création des horloge et connection au FPGA

Problèmes :

• Le programme du XEM3001 s'exécute bien à partir de VC 7, mais lorsque l'on double-clique sur le fichier .exe, celui-ci affiche une erreur.
• Le CAN n'a pas régi aux horloges, il faut revoir les chronogrammes
• La création d'un bloc RAM dans le FPGA n'est pas aisée. Nous devons nous renseigner sur ce type de blocs.

Lundi 30 Janvier 2006

Résultats:

• Filtrage :

Commande de filtres à capacités commutées Datasheet: http://pdfserv.maxim-ic.com/en/ds/MAX7400-MAX7407.pdf

Lien page Maxim: http://www.maxim-ic.com/quick_view2.cfm/qv_pk/1899/ln/

plus précisement il s'agit des composants MAX7403 ou MAX7407 (la différence est uniquement la tension d'alimentation 3V/5V)

Pour une fréquence de coupure paramétrée à 800Hz on a -60dB à 960Hz, ce qui convient très bien à notre application. De plus les filtres à capacités commutés sont normalement bruyant, mais ce composant est optimisé Low Noise and Distortion -82dB THD + Noise, bonne performances pour ce genre de composants. Merci à M.AMENDOLA pour la signature de la fiche de commande de composants, ce qui nous a permis de réagir rapidement

• Le programme d'acquisition du XEM3001 version application console marche. Une autre sera faite en utilisant les DLL.

Problèmes :

• Les filtres ne seront disponibles à l'ESIEE que dans deux semaines à partir du 13 février

Vendredi 28 Janvier 2006

Résultats :

• Nous avons établi un chronogramme devant être fourni par le FPGA opur commander la carte d'évaluation
• Nous avons benchmarqué la carte ADCxPCM4202 en constatant le nombre de bit utile qu'elle délivrait en fonction de la fréquence d'échantillonnage
• Début de l'étude des filtres analogiques par CAO et recherche en parallèle de filtres CMS paramétrables
• Connection de l'analyseur logique au PC afin de voir s'il y a possibilité d'enregistrer des séquence de bits
• Envoi d'un post sur le forum d'aide d'Opal Kelly pour le problème du XEM3001

Problèmes:

• Le signal envoyé est trop bruité pour déterminé exactement si les bits non valides proviennent du CAN ou du GBF
• La documentation de l'analyseur est très étoffée, il faut réfléchir si cela est rentable de passer du temps à essayer de la comprendre
• Les filtres nécessite un ordre élevé difficile a simuler et à optimiser, il faut réfléchir à d'autres structures que "Pi" ou "T"
• Les filtres CMS trouvés sont ajustables et pourraient convenir mais leur ordre n'est peut-être pas assez élevé

Jeudi 27 Janvier 2006

Résultats :

• Nous avons obtenu des niveaux logiques sur le connecteur J4 et nous allons pouvoir interfacer le FPGA avec la carte
• Nous avons visualisé à l'analyseur logique les différents signaus qui étaient générés à l'encodage, notament les trames de 24bits
• Modification du programme d'acquisition du XEM3001 en C++ pour obtenir une application console

Problèmes :

• Nous ne pouvons pas interpréter le code sur 24 bits
• Problèmes de librairies pour le programme du XEM3001 (Erreurs à la génération de l'exécutable)

Mercredi 26 Janvier 2006

Résultats :

• Analyse de la carte ADCxPCM4202
• Connection de la carte (alimentation + entrée différentielle générée par un montage)
• Constatation que la patte de sortie de l'ADC sort bien des niveaux logiques
• Modification du programme d'acquisition du XEM3001 en C++

Problèmes :

• Nous n'avons rien obtenu en sortie du connecteur J4 de la carte, sensé nous plugger sur la patte DATA du CI
• Nous n'avons pas les connecteurs RCA qui permettraient d'analyser la trame de sortie de la carte sous format AES3

Mardi 24 Janvier 2006

Résultats :

• Génération de niveau sur la carte d'évaluation du DACxAD768
• Prise en main de matlab pour les filtres
• "Nettoyage" du code de transmission USB et de la partie en Python

Problèmes :

• Aucun signal différentiel obtenu à la sortie
• Nous sommes contraints à effectuer les tests VHDL en Hard

Commentaires :

• Pour simuler un ADC, nous allons utiliser deux kits FPGAxUSB2 reliés ensemble

Lundi 23 Janvier 2006

Résultats :

• Alimentation du DACxAD768 pour générer des signaux différentiels
• Avancement de la réflexion sur les filtres
• Avancement de la réflexion sur le bruit
• Choix d'une solution pour montage différentiateur parmis AOP, inductances (transo point milieu), résistances
• le DAC aura des bits envoyés sur son potrt parallele via une nappe de fil que l'on commutera

Problèmes :

• Dimensionnement des filtres analogiques
• La mémoire disponible sur le module USB ne nous permettra pas de stocker beaucoup d'échantillons (nous n'avons que la mémoire cache à disposition)

Vendredi 20 Janvier 2006

Résultats :

• Réglages C++ pour la compilation des programmes de liaison USB2
• Début du Benchmark de la liaison USB2
• Réception du mail sur la datasheet du micro, ce micro n'est pas diférentiel
• Analyse des datasheets du DACxAD768 pour générer des signaux différentiels
• Avancement de la réflexion sur les filtres

Problèmes :

• La partie analogique a maintenant besoin du FPGA pour pouvoir tester un ADC. Sa prise en main devrait cependant prendre encore un certain temps.
• Le DACxAD768 nécessite un générateur de signaux pour etre validé

Jeudi 19 Janvier 2006

Résultats :

• Prise en main avancée VHDL du FPGAxUSB2
• Analyse de la datasheet du microphone qui sera utilisé pour les expériences
• Soudure permettant le fonctionnement de carte d'évaluation en input single ended
• Envoi d'un nouveau mail pour complément d'informations sur le microphone (différentiel ou non)
• Fonctionnement de la carte d'évaluation en single ended et validation

Problèmes :

• Signaux en single ended très bruité pour le moment
• Utilisation difficile de Java et C++ pour le FPGA

Mercredi 18 Janvier 2006

Résultats :

• Prise en main VHDL du FPGAxUSB2
• Utilisation de la sonde (2HP+Micro)
• Analyse du montage de l'amplificateur microphone
• Envoi d'un nouveau mail à analog device pour résoudre le problème des inputs
• Réflexions sur les filtres
• Étude d'un montage différenciateur (par AOP ou Transfo)

Problèmes :

• Utilisation difficile de Java et C++ pour le FPGA
• Les inputs de la carte ADCx7763 ne sont toujours pas validées et nous ne connaissons pas les valeurs des tensions applicables :
  • Input Différentiel : Nous n'avons pas de montage différentiel à notre disposition pour un bon fonctionnement
  • Single ended input : Ne fonctionne apparemment pas.

Mardi 17 Janvier 2006

Résultats :

• Obtention d'un connecteur SMB
• Validation du fonctionnement du DDS grâce au connecteur
• Téléchargement d'un générateur de sons programmable
• Utilisation de la carte ADCxAD7763 pour analyser un son pur et un son ambiant

Lundi 16 Janvier 2006

Résultats :

• Analyse de la datasheet de la carte d'évaluation AD776XEB
• Envoi d'un mail pour complément d'infos sur la carte AD776XEB (cf fin de page)
• Contrôle du DDS pour la génération de signaux carrés (horloges)
• Commande de connecteurs RF
• Prise en main du Wiki

Commentaires :

Après une journée de travail il ne nous manque que peu de matériel. Nous espérons avoir rapidement les connecteurs RF et des analyseurs logiques à disposition car ils sont indispensables au projet. L'autorisation de relier un de nos ordinateurs portables au réseau filaire de l'école serait aussi bien plus confortable.

• AlimDecou.doc: schéma de filtrage des alimentations

• Fig_c1_c2.doc:

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